“先進(jìn)封裝”一文打盡

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2022-03-17 07:49:24 2

一項(xiàng)技術(shù)能從相對狹窄的專業(yè)領(lǐng)域變得廣為人知，有歷史的原因，也離不開*公司的推波助瀾，把SiP帶給大眾的是蘋果（Apple），而先進(jìn)封裝能引起公眾廣泛關(guān)注則是因?yàn)榕_積電（TSMC）。蘋果說，我的i Watch采用了SiP技術(shù)，SiP從此廣為人知；臺積電說，除了先進(jìn)工藝，我還要搞先進(jìn)封裝，先進(jìn)封裝因此被業(yè)界提到了和先進(jìn)工藝同等重要的地位。近些年，先進(jìn)封裝技術(shù)不斷涌現(xiàn)，新名詞也層出不窮，讓人有些眼花繚亂，目前可以列出的先進(jìn)封裝相關(guān)的名稱至少有幾十種。例如：WLP(Wafer Level Package), FIWLP(Fan-in Wafer Level Package), FOWLP(Fan-Out Wafer Level Package), eWLB(embedded Wafer Level BallGrid Array), CSP(Chip Scale Package), WLCSP(Wafer Level Chip Scale Package), CoW(Chip on Wafer), WoW(Wafer on Wafer), FOPLP(Fan-Out Panel Level Package), InFO(Integrated Fan-Out), CoWoS(Chip-on-Wafer-on-Substrate), HBM(High-Bandwidth Memory), HMC(Hybrid MemoryCube), Wide-IO(Wide Input Output), EMIB(Embedded Multi-Die Interconect Bridge), Foveros, Co-EMIB, ODI(Omni-Directional Interconnect), 3D IC, SoIC, X-Cube…等等…這些都屬于先進(jìn)封裝技術(shù)。如何區(qū)分并理解這些讓人眼花繚亂的先進(jìn)封裝技術(shù)呢？這就是本文要告訴讀者的。首先，為了便于區(qū)分，我們將先進(jìn)封裝分為兩大類：① 基于XY平面延伸的先進(jìn)封裝技術(shù)，主要通過RDL進(jìn)行信號的延伸和互連；② 基于Z軸延伸的先進(jìn)封裝技術(shù)，主要是通過TSV進(jìn)行信號延伸和互連。
基于XY平面延伸的 先進(jìn)封裝技術(shù)

這里的XY平面指的是Wafer或者芯片的XY平面，這類封裝的鮮明特點(diǎn)就是沒有TSV硅通孔，其信號延伸的手段或技術(shù)主要通過RDL層來實(shí)現(xiàn)，通常沒有基板，其RDL布線時(shí)是依附在芯片的硅體上，或者在附加的Molding上。因?yàn)樽罱K的封裝產(chǎn)品沒有基板，所以此類封裝都比較薄，目前在智能手機(jī)中得到廣泛的應(yīng)用。

1．FOWLP

FOWLP (Fan-out Wafer Level Package)是WLP（Wafer Level Package）的一種，因此我們需要先了解WLP晶圓級封裝。

在WLP技術(shù)出現(xiàn)之前，傳統(tǒng)封裝工藝步驟主要在裸片切割分片后進(jìn)行，先對晶圓（Wafer）進(jìn)行切割分片（Dicing），然后再封裝（Packaging）成各種形式。

WLP于2000年左右問世，有兩種類型：Fan-in（扇入式）和Fan-Out（扇出式）WLP晶圓級封裝和傳統(tǒng)封裝不同，在封裝過程中大部分工藝過程都是對晶圓進(jìn)行操作，即在晶圓上進(jìn)行整體封裝（Packaging），封裝完成后再進(jìn)行切割分片。因?yàn)榉庋b完成后再進(jìn)行切割分片，因此，封裝后的芯片尺寸和裸芯片幾乎一致，因此也被稱為CSP（Chip Scale Package）或者WLCSP（Wafer Level Chip Scale Packaging），此類封裝符合消費(fèi)類電子產(chǎn)品輕、小、短、薄化的市場趨勢，寄生電容、電感都比較小，并具有低成本、散熱佳等優(yōu)點(diǎn)。

開始WLP多采用Fan-in型態(tài)，可稱之為Fan-in WLP 或者FIWLP，主要應(yīng)用于面積較小、引腳數(shù)量少的芯片。

隨著IC工藝的提升，芯片面積縮小，芯片面積內(nèi)無法容納足夠的引腳數(shù)量，因此衍生出Fan-Out WLP 封裝形態(tài)，也稱為FOWLP，實(shí)現(xiàn)在芯片面積范圍外充分利用RDL做連接，以獲取更多的引腳數(shù)。

FOWLP，由于要將RDL和Bump引出到裸芯片的外圍，因此需要先進(jìn)行裸芯片晶圓的劃片分割，然后將獨(dú)立的裸芯片重新配置到晶圓工藝中，并以此為基礎(chǔ)，通過批量處理、金屬化布線互連，形成最終封裝。FOWLP封裝流程如下圖所示。

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FOWLP受到很多公司的支持，不同的公司也有不同的命名方法，下圖所示為各大公司的提供的FOWLP。

無論是采用Fan-in還是Fan-out，WLP晶圓級封裝和PCB的連接都是采用倒裝芯片形式，芯片有源面朝下對著印刷電路板，可以實(shí)現(xiàn)最短的電路徑，這也保證了更高的速度和更少的寄生效應(yīng)。另一方面，由于采用批量封裝，整個(gè)晶圓能夠?qū)崿F(xiàn)一次全部封裝，成本的降低也是晶圓級封裝的另一個(gè)推動(dòng)力量。 2．INFO InFO（Integrated Fan-out）是臺積電（TSMC）于2017年開發(fā)出來的FOWLP先進(jìn)封裝技術(shù)，是在FOWLP工藝上的集成，可以理解為多個(gè)芯片F(xiàn)an-Out工藝的集成，而FOWLP則偏重于Fan-Out封裝工藝本身。 InFO給予了多個(gè)芯片集成的空間，可應(yīng)用于射頻和無線芯片的封裝，處理器和基帶芯片封裝，圖形處理器和網(wǎng)絡(luò)芯片的封裝。下圖為FIWLP，F(xiàn)OWLP和InFO對比示意圖。

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蘋果iPhone處理器早年一直是三星來生產(chǎn)，但臺積電卻從蘋果A11 開始，接連獨(dú)拿兩代iPhone處理器訂單，關(guān)鍵之一，就在于臺積電全新封裝技術(shù)InFO，能讓芯片與芯片之間直接互連，減少厚度，騰出寶貴的空間給電池或其他零件使用。

蘋果從 iPhone 7 就開始InFO封裝，后續(xù)繼續(xù)在用，iPhone 8、iPhone X，包括以后其他品牌的手機(jī)也會(huì)開始普遍使用這個(gè)技術(shù)。蘋果和臺積電的加入改變了FOWLP技術(shù)的應(yīng)用狀況，將使市場開始逐漸接受并普遍應(yīng)用FOWLP（InFO）封裝技術(shù)。 3．FOPLP FOPLP（Fan-out Panel Level Package）面板級封裝，借鑒了FOWLP的思路和技術(shù)，但采用了更大的面板，因此可以量產(chǎn)出數(shù)倍于 300 毫米硅晶圓芯片的封裝產(chǎn)品。 FOPLP技術(shù)是FOWLP 技術(shù)的延伸，在更大面積的方形載板上進(jìn)行Fan-Out制程，因此被稱為 FOPLP 封裝技術(shù)，其Panel載板可以采用PCB載板，或者液晶面板用的玻璃載板。目前而言，F(xiàn)OPLP采用了如 24×18英寸（610×457mm）的PCB載板，其面積大約是 300 mm硅晶圓的4 倍，因而可以簡單的視為在一次的制程下，就可以量產(chǎn)出 4 倍于300 mm硅晶圓的先進(jìn)封裝產(chǎn)品。和FOWLP工藝相同，F(xiàn)OPLP 技術(shù)可以將封裝前后段制程整合進(jìn)行，可以將其視為一次的封裝制程，因此可大幅降低生產(chǎn)與材料等各項(xiàng)成本。下圖為FOWLP和FOPLP比較。

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FOPLP采用了PCB上的生產(chǎn)技術(shù)進(jìn)行RDL的生產(chǎn)，其線寬、線間距目前均大于10um，采用SMT設(shè)備進(jìn)行芯片和無源器件的貼裝，由于其面板面積遠(yuǎn)大于晶圓面積，因而可以一次封裝更多的產(chǎn)品。相對FOWLP，F(xiàn)OPLP具有更大的成本優(yōu)勢。目前，全球各大封裝業(yè)者包括三星電子、日月光均積極投入到FOPLP 制程技術(shù)中。 4．EMIB EMIB（Embedded Multi-Die Interconnect Bridge）嵌入式多芯片互連橋先進(jìn)封裝技術(shù)是由英特爾提出并積極應(yīng)用的，和前面描述的3種先進(jìn)封裝不同，EMIB是屬于有基板類封裝，因?yàn)镋MIB也沒有TSV，因此也被劃分到基于XY平面延伸的先進(jìn)封裝技術(shù)。 EMIB理念跟基于硅中介層的2.5D封裝類似，是通過硅片進(jìn)行局部高密度互連。與傳統(tǒng)2.5封裝的相比，因?yàn)闆]有TSV，因此EMIB技術(shù)具有正常的封裝良率、無需額外工藝和設(shè)計(jì)簡單等優(yōu)點(diǎn)。傳統(tǒng)的SoC芯片，CPU、GPU、內(nèi)存控制器及IO控制器都只能使用一種工藝制造。采用EMIB技術(shù)，CPU、GPU對工藝要求高，可以使用10nm工藝， IO單元、通訊單元可以使用14nm工藝，內(nèi)存部分則可以使用22nm工藝，采用EMIB先進(jìn)封裝技術(shù)可以把三種不同工藝整合到一起成為一個(gè)處理器。下圖是EMIB示意圖。 4f15aeef5f25a6d43f421de5333f89f4

和硅中介層（interposer）相比，EMIB硅片面積更微小、更靈活、更經(jīng)濟(jì)。EMIB封裝技術(shù)可以根據(jù)需要將CPU、IO、GPU甚至FPGA、AI等芯片封裝到一起，能夠把10nm、14nm、22nm等多種不同工藝的芯片封裝在一起做成單一芯片，適應(yīng)靈活的業(yè)務(wù)的需求。

通過EMIB方式，KBL-G平臺將英特爾酷睿處理器與AMD Radeon RX Vega M GPU整合在一起，同時(shí)具備了英特爾處理器強(qiáng)大的計(jì)算能力與AMD GPU*的圖形能力，并且還有著*的散熱體驗(yàn)。這顆芯片創(chuàng)造了歷史，也讓產(chǎn)品體驗(yàn)達(dá)到了一個(gè)新的層次。

基于Z軸延伸的 先進(jìn)封裝技術(shù)

基于Z軸延伸的先進(jìn)封裝技術(shù)主要是通過TSV進(jìn)行信號延伸和互連，TSV可分為2.5D TSV和3D TSV，通過TSV技術(shù)，可以將多個(gè)芯片進(jìn)行垂直堆疊并互連。

在3D TSV技術(shù)中，芯片相互靠得很近，所以延遲會(huì)更少，此外互連長度的縮短，能減少相關(guān)寄生效應(yīng)，使器件以更高的頻率運(yùn)行，從而轉(zhuǎn)化為性能改進(jìn)，并更大程度的降低成本。 TSV技術(shù)是三維封裝的關(guān)鍵技術(shù)，包括半導(dǎo)體集成制造商、集成電路制造代工廠、封裝代工廠、新興技術(shù)開發(fā)商、大學(xué)與研究所以及技術(shù)聯(lián)盟等研究機(jī)構(gòu)都對 TSV 的工藝進(jìn)行了多方面的研發(fā)。此外，需要讀者注意，雖然基于Z軸延伸的先進(jìn)封裝技術(shù)主要是通過TSV進(jìn)行信號延伸和互連，但RDL同樣是不可或缺的，例如，如果上下層芯片的TSV無法對齊時(shí)，就需要通過RDL進(jìn)行局部互連。 5．CoWoS
CoWoS（Chip-on-Wafer-on-Substrate）是臺積電推出的 2.5D封裝技術(shù)，CoWoS是把芯片封裝到硅轉(zhuǎn)接板（中介層）上，并使用硅轉(zhuǎn)接板上的高密度布線進(jìn)行互連，然后再安裝在封裝基板上，如下圖所示。

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CoWoS和前面講到的InFO都來自臺積電，CoWoS有硅轉(zhuǎn)接板Silicon Interposer，InFO則沒有。CoWoS針對高端市場，連線數(shù)量和封裝尺寸都比較大。InFO針對性價(jià)比市場，封裝尺寸較小，連線數(shù)量也比較少。

臺積電2012年就開始量產(chǎn)CoWoS，通過該技術(shù)把多顆芯片封裝到一起，通過Silicon Interposer高密度互連，達(dá)到了封裝體積小，性能高、功耗低，引腳少的效果。

CoWoS技術(shù)應(yīng)用很廣泛，英偉達(dá)的GP100、戰(zhàn)勝柯潔的AlphaGo背后的Google芯片TPU2.0都是采用CoWoS技術(shù)，人工智能AI的背后也是有CoWoS的貢獻(xiàn)。目前，CoWoS已經(jīng)獲得NVIDIA、AMD、Google、XilinX、華為海思等高端芯片廠商的支持。

6．HBM HBM（High-Bandwidth Memory ）高帶寬內(nèi)存，主要針對高端顯卡市場。HBM使用了3D TSV和2.5D TSV技術(shù)，通過3D TSV把多塊內(nèi)存芯片堆疊在一起，并使用2.5D TSV技術(shù)把堆疊內(nèi)存芯片和GPU在載板上實(shí)現(xiàn)互連。下圖所示為HBM技術(shù)示意圖。

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HBM目前有三個(gè)版本，分別是HBM、HBM2和HBM2E，其帶寬分別為128 GBps/Stack、256 GBps/Stack和307 GBps/Stack，最新的HBM3還在研發(fā)中。 AMD、NVIDIA和海力士主推的HBM標(biāo)準(zhǔn)，AMD首先在其旗艦顯卡首先使用HBM標(biāo)準(zhǔn)，顯存帶寬可達(dá)512 GBps，NVIDIA也緊追其后，使用HBM標(biāo)準(zhǔn)實(shí)現(xiàn)1TBps的顯存帶寬。和DDR5相比，HBM性能提升超過了3倍，但功耗卻降低了50%。 7．HMC HMC（Hybrid Memory Cube）混合存儲(chǔ)立方體，其標(biāo)準(zhǔn)由美光主推，目標(biāo)市場是高端服務(wù)器市場，尤其是針對多處理器架構(gòu)。HMC使用堆疊的DRAM芯片實(shí)現(xiàn)更大的內(nèi)存帶寬。另外HMC通過3D TSV集成技術(shù)把內(nèi)存控制器（Memory Controller）集成到DRAM堆疊封裝里。下圖所示為HMC技術(shù)示意圖。

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對比HBM和HMC可以看出，兩者很相似，都是將DRAM芯片堆疊并通過3D TSV互連，并且其下方都有邏輯控制芯片，兩者的不同在于：HBM通過Interposer和GPU互連，而HMC則是直接安裝在Substrate上，中間缺少了Interposer和2.5D TSV。在HMC堆疊中，3D TSV的直徑約為5~6um，數(shù)量超過了2000+，DRAM芯片通常減薄到50um，之間通過20um的MicroBump將芯片相連。以往內(nèi)存控制器都做在處理器里，所以在高端服務(wù)器里，當(dāng)需要使用大量內(nèi)存模塊時(shí)，內(nèi)存控制器的設(shè)計(jì)非常復(fù)雜?，F(xiàn)在把內(nèi)存控制器集成到內(nèi)存模塊內(nèi)，則內(nèi)存控制器的設(shè)計(jì)就大大地簡化了。此外，HMC使用高速串行接口（SerDes）來實(shí)現(xiàn)高速接口，適合處理器和內(nèi)存距離較遠(yuǎn)的情況。 8．Wide-IO Wide-IO（Wide Input Output）寬帶輸入輸出技術(shù)由三星主推，目前已經(jīng)到了第二代，可以實(shí)現(xiàn)最多512bit的內(nèi)存接口位寬，內(nèi)存接口操作頻率最高可達(dá)1GHz，總的內(nèi)存帶寬可達(dá)68GBps，是DDR4接口帶寬（34GBps）的兩倍。 Wide-IO通過將Memory芯片堆疊在Logic芯片上來實(shí)現(xiàn)，Memory芯片通過3D TSV和Logic芯片及基板相連接，如下圖所示。

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Wide-IO具備TSV架構(gòu)的垂直堆疊封裝優(yōu)勢，有助打造兼具速度、容量與功率特性的移動(dòng)存儲(chǔ)器，滿足智慧型手機(jī)、平板電腦、掌上型游戲機(jī)等行動(dòng)裝置的需求，其主要目標(biāo)市場是要求低功耗的移動(dòng)設(shè)備。 9．Foveros 除了前面介紹過的EMIB先進(jìn)封裝之外，Intel還推出了Foveros有源板載技術(shù)。在Intel的技術(shù)介紹中，F(xiàn)overos被稱作3D Face to Face Chip Stack for heterogeneous integration，三維面對面異構(gòu)集成芯片堆疊。 EMIB與Foveros的區(qū)別在于前者是2D封裝技術(shù)，而后者則是3D堆疊封裝技術(shù)，與2D的EMIB封裝方式相比，F(xiàn)overos更適用于小尺寸產(chǎn)品或?qū)?nèi)存帶寬要求更高的產(chǎn)品。其實(shí)EMIB和Foveros在芯片性能、功能方面的差異不大，都是將不同規(guī)格、不同功能的芯片集成在一起來發(fā)揮不同的作用。不過在體積、功耗等方面，F(xiàn)overos 3D堆疊的優(yōu)勢就顯現(xiàn)了出來。Foveros每比特傳輸?shù)臄?shù)據(jù)的功率非常低，F(xiàn)overos技術(shù)要處理的是Bump間距減小、密度增大以及芯片堆疊技術(shù)。下圖所示是 Foveros 3D封裝技術(shù)示意圖。

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*Foveros 3D堆疊設(shè)計(jì)的主板芯片LakeField，它集成了10nm Ice Lake處理器以及22nm核心，具備完整的PC功能，但體積只有幾枚美分硬幣大小。雖說Foveros是更為先進(jìn)的3D封裝技術(shù)，但它與EMIB之間并非取代關(guān)系，英特爾在后續(xù)的制造中會(huì)將二者結(jié)合起來使用。 10．Co-EMIB（Foveros + EMIB） Co-EMIB是EMIB和Foveros的綜合體，EMIB主要是負(fù)責(zé)橫向的連結(jié)，讓不同內(nèi)核的芯片像拼圖一樣拼接起來，而Foveros則是縱向堆棧，就好像蓋高樓一樣，每層樓都可以有完全不同的設(shè)計(jì)，比如說一層為健身房，二層當(dāng)寫字樓，三層作公寓。將EMIB和Foveros合并起來的封裝技術(shù)被稱作Co-EMIB，是可以具有彈性更高的芯片制造方法，可以讓芯片在堆疊的同時(shí)繼續(xù)橫向拼接。因此，該技術(shù)可以將多個(gè)3D Foveros芯片通過EMIB拼接在一起，以制造更大的芯片系統(tǒng)。下圖是Co-EMIB技術(shù)示意圖。

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Co-EMIB封裝技術(shù)能提供堪比單片的性能，達(dá)成這個(gè)技術(shù)的關(guān)鍵，就是ODI（Omni-Directional Interconnect）全向互連技術(shù)。ODI具有兩種不同型態(tài)，除了打通不同層的電梯型態(tài)連接外，也有連通不同立體結(jié)構(gòu)的天橋，以及層之間的夾層，讓不同的芯片組合可以有極高的彈性。ODI封裝技術(shù)可以讓芯片既實(shí)現(xiàn)水平互連，又可以實(shí)現(xiàn)垂直互連。

Co-EMIB通過全新的3D + 2D封裝方式，將芯片設(shè)計(jì)思維也從過去的平面拼圖，變成堆積木。因此，除了量子計(jì)算等革命性的全新計(jì)算架構(gòu)外，CO-EMIB可以說是在維持并延續(xù)現(xiàn)有計(jì)算架構(gòu)與生態(tài)的最佳作法。

11．SoIC

SoIC也稱為TSMC-SoIC，是臺積電提出的一項(xiàng)新技術(shù)——集成片上系統(tǒng)（System-on-Integrated-Chips），預(yù)計(jì)在2021年，臺積電的SoIC技術(shù)就將進(jìn)行量產(chǎn)。究竟什么是SoIC？所謂SoIC是一種創(chuàng)新的多芯片堆棧技術(shù)，能對10納米以下的制程進(jìn)行晶圓級的集成。該技術(shù)最鮮明的特點(diǎn)是沒有凸點(diǎn)（no-Bump）的鍵合結(jié)構(gòu)，因此具有有更高的集成密度和更佳的運(yùn)行性能。 SoIC包含CoW（Chip-on-wafer）和WoW（Wafer-on-wafer）兩種技術(shù)形態(tài)，從TSMC的描述來看，SoIC就一種WoW晶圓對晶圓或CoW芯片對晶圓的直接鍵合（Bonding）技術(shù)，屬于Front-End 3D技術(shù)（FE 3D）,而前面提到的InFO和CoWoS則屬于Back-End 3D技術(shù)（BE 3D）。TSMC和Siemens EDA（Mentor）就SoIC技術(shù)進(jìn)行合作，推出了相關(guān)的設(shè)計(jì)與驗(yàn)證工具。下圖是3D IC和SoIC集成的比較。

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具體的說，SoIC和3D IC的制程有些類似，SoIC的關(guān)鍵就在于實(shí)現(xiàn)沒有凸點(diǎn)的接合結(jié)構(gòu)，并且其TSV的密度也比傳統(tǒng)的3D IC密度更高，直接通過極微小的TSV來實(shí)現(xiàn)多層芯片之間的互聯(lián)。如上圖所示是3D IC和SoIC兩者中TSV密度和Bump尺寸的比較?？梢钥闯觯琒oIC的TSV密度要遠(yuǎn)遠(yuǎn)高于3D IC，同時(shí)其芯片間的互聯(lián)也采用no-Bump的直接鍵合技術(shù)，芯片間距更小，集成密度更高，因而其產(chǎn)品也比傳統(tǒng)的3D IC有更高的功能密度。 12．X-Cube X-Cube（eXtended-Cube）是三星宣布推出的一項(xiàng)3D集成技術(shù)，可以在較小的空間中容納更多的內(nèi)存，并縮短單元之間的信號距離。 X-Cube用于需要高性能和帶寬的工藝，例如5G，人工智能以及可穿戴或移動(dòng)設(shè)備以及需要高計(jì)算能力的應(yīng)用中。X-Cube利用TSV技術(shù)將SRAM堆疊在邏輯單元頂部，可以在更小的空間中容納更多的存儲(chǔ)器。從X-Cube技術(shù)展示圖可以看到，不同于以往多個(gè)芯片2D平行封裝，X-Cube?3D封裝允許多枚芯片堆疊封裝，使得成品芯片結(jié)構(gòu)更加緊湊。芯片之間采用了TSV技術(shù)連接，降低功耗的同時(shí)提高了傳輸?shù)乃俾?。該技術(shù)將會(huì)應(yīng)用于最前沿的5G、AI、AR、HPC、移動(dòng)芯片以及VR等領(lǐng)域。

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X-Cube技術(shù)大幅縮短了芯片間的信號傳輸距離，提高數(shù)據(jù)傳輸速度，降低功耗，并且還可以按客戶需求定制內(nèi)存帶寬及密度。目前X-Cube技術(shù)已經(jīng)可以支持7nm及5nm工藝，三星將繼續(xù)與全球半導(dǎo)體公司合作，將該技術(shù)部署在新一代高性能芯片中。
總結(jié) 先進(jìn)封裝技術(shù) 本文中，我們講述了12種當(dāng)今最主流的先進(jìn)封裝技術(shù)。下表是對這些主流先進(jìn)封裝技術(shù)橫向比較。

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從對比中我們可以看出，先進(jìn)封裝的出現(xiàn)和快速發(fā)展主要是在近10年間，其集成技術(shù)主要包括2D、2.5D、3D、3D+2D、3D+2.5D幾種類型，功能密度也有低、中、高、極高幾種，應(yīng)用領(lǐng)域包括了5G，AI，可穿戴設(shè)備，移動(dòng)設(shè)備、高性能服務(wù)器、高性能計(jì)算、高性能顯卡等領(lǐng)域，主要應(yīng)用廠商包括TSMC、Intel、SAMSUNG等*芯片廠商，這也反映出先進(jìn)封裝和芯片制造融合的趨勢。

最后，我們總結(jié)一下：先進(jìn)封裝的目的就是：

提升功能密度，縮短互連長度，提升系統(tǒng)性能，降低整體功耗。

先進(jìn)封裝對EDA工具也提出了新的要求，EDA工具需要既能支持FIWLP、FOWLP、2.5DTSV和3D TSV設(shè)計(jì)，也需要能支持多基板設(shè)計(jì)，因?yàn)橐豢町a(chǎn)品中硅中介層（inteposer）和封裝基板（Substrate）經(jīng)常集成在一起，各大EDA公司紛紛推出了新的工具來支持先進(jìn)封裝的設(shè)計(jì)和驗(yàn)證，包括Synopsys, Cadence, Siemens EDA（Mentor）都積極參與其中。

下圖所示為Siemens EDA XPD工具先進(jìn)封裝設(shè)計(jì)截圖，該設(shè)計(jì)包含了3D TSV和2.5D TSV設(shè)計(jì)，Interposer，Substrate，F(xiàn)lipChip，Microbump，BGA等元素，在EDA工具中得到了詳盡和*的體現(xiàn)。關(guān)于先進(jìn)封裝的詳細(xì)設(shè)計(jì)方法可參考近期即將出版的新書《基于SiP技術(shù)的微系統(tǒng)》。

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典型的先進(jìn)封裝設(shè)計(jì)(Siemens EDA XPD設(shè)計(jì)截圖）

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