串行數(shù)據(jù)鏈路LVDS與JESD204標(biāo)準(zhǔn)

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2024-08-01 17:55:37 609

引言

信號(hào)鏈?zhǔn)沁B接真實(shí)*和數(shù)字*的橋梁。隨著ADC采樣率和采樣精度的提升，接口芯片的信號(hào)傳輸速度也越來越快，高速信號(hào)傳輸?shù)母鞣N挑戰(zhàn)慢慢浮現(xiàn)出來了。相比傳統(tǒng)的CMOS傳輸技術(shù)，在信號(hào)鏈中引入LVDS或JESD204B，可以實(shí)現(xiàn)更高的信號(hào)傳輸速率，更低的功耗，具備更好的抗干擾性 (信噪比更佳)，而且線束數(shù)量會(huì)大幅降低。

什么是LVDS和JES204B?

LVDS（Low-Voltage Differential Signaling ,低電壓差分信號(hào)）是美國(guó)*半導(dǎo)體（National Semiconductor, NS，現(xiàn)TI）于1994年提出的一種信號(hào)傳輸模式的電平標(biāo)準(zhǔn)，它采用極低的電壓擺幅傳輸高速差分?jǐn)?shù)據(jù)，可以實(shí)現(xiàn)點(diǎn)對(duì)點(diǎn)或一點(diǎn)對(duì)多點(diǎn)的連接，具有低功耗、低誤碼率、低串?dāng)_等優(yōu)點(diǎn)，已經(jīng)被廣泛應(yīng)用于串行高速數(shù)據(jù)通訊的各個(gè)場(chǎng)合，比較廣為人知的有筆記本電腦的液晶顯示，數(shù)據(jù)轉(zhuǎn)換器(ADC/DAC)的高速數(shù)字信號(hào)傳輸，汽車電子的視頻碼流傳輸?shù)取?/span>

JESD204是標(biāo)準(zhǔn)化組織JEDEC，針對(duì)數(shù)據(jù)轉(zhuǎn)換器（ADC和DAC）和邏輯器件(FGPA)之間進(jìn)行數(shù)據(jù)傳輸，而制定的高速串行接口。JESD204采用CML (Current-Mode Logic) 技術(shù)來傳輸信號(hào)，該標(biāo)準(zhǔn)的 B 修訂版支持高達(dá) 12.5 Gbps串行數(shù)據(jù)速率，并可確保 JESD204 鏈路具有可重復(fù)的確定性延遲。隨著轉(zhuǎn)換器的速度和分辨率不斷提升，以及FPGA芯片對(duì)JESD204B標(biāo)準(zhǔn)的廣泛支持，JESD204在高速ADC DAC轉(zhuǎn)換器和集成RF收發(fā)器的應(yīng)用中也變得更為常見。

高速信號(hào)傳輸?shù)膶?shí)際應(yīng)用

LVDS是一種電流驅(qū)動(dòng)的高速信號(hào)，在發(fā)送端施加一個(gè)3.5mA的恒定電流源?？刂崎_關(guān)管的通斷，就可以使得發(fā)送端流向接收端的電流，在正向和反向之間不斷變化，從而在接收端的100歐姆差分負(fù)載上實(shí)現(xiàn)+/-350mV的差分電壓變化，最高可實(shí)現(xiàn)3.125Gbps的高速數(shù)據(jù)傳輸。LVDS采用差分線的傳輸方式，會(huì)帶來幾個(gè)顯著的優(yōu)勢(shì)：

●a. 允許發(fā)送端和接收端之間存在共模電壓差異（0-2.4V范圍內(nèi)）

●b. 優(yōu)秀的抗干擾能力，信噪比*

●c. 極低的電壓擺幅，功耗極低

圖2. LVDS的工作方式

傳統(tǒng)的LVDS采用同步時(shí)鐘的方式，使用一對(duì)差分時(shí)鐘，為最多三對(duì)數(shù)據(jù)信號(hào)提供時(shí)鐘參考。每個(gè)時(shí)鐘周期內(nèi)，每對(duì)數(shù)據(jù)傳輸7 bits信息。需要用到SerDes芯片，在發(fā)送時(shí)，將并行信號(hào)通過并/串轉(zhuǎn)換，變成高速串行信號(hào)；在接收到高速串行信號(hào)時(shí)，使用串/并轉(zhuǎn)換，還原并行信號(hào)。

圖3. LVDS 同步時(shí)鐘為數(shù)據(jù)提供參考

現(xiàn)在使用的LVDS也支持8b/10b SerDes來實(shí)現(xiàn)更高效的信號(hào)傳輸。這種傳輸方式不再需要用到時(shí)鐘信號(hào)，只需要傳輸Data信號(hào)就可以了，節(jié)省了一對(duì)差分線。通過8b/10b編碼，將8bit有效數(shù)據(jù)映射成10bit編碼數(shù)據(jù)，這個(gè)過程中雖然增加了25%的開銷，但可以確保數(shù)據(jù)里有足夠頻繁的信號(hào)跳變。

在收到信號(hào)后，通過鎖相環(huán)(PLL)從數(shù)據(jù)里恢復(fù)出時(shí)鐘。這種傳輸架構(gòu)稱之為嵌入式時(shí)鐘(Embeded Clock)。8b/10b編碼還可以讓傳輸信號(hào)實(shí)現(xiàn)直流平衡(DC Balance)，即1的個(gè)數(shù)和0的個(gè)數(shù)基本維持相等。直流平衡的傳輸鏈路可以串聯(lián)隔直電容，提升鏈路的噪聲和抖動(dòng)性能。嵌入式時(shí)鐘和8b/10b被廣泛用于工業(yè)高速傳輸標(biāo)準(zhǔn)，比如PCIe，SATA, USB3等，也包括JESD204 (CML)。

圖4. LVDS內(nèi)嵌時(shí)鐘的工作方式（圖片來源TI）

不同于LVDS的是, CML(Current-Mode Logic)采用電壓驅(qū)動(dòng)的方式，在源端施加一個(gè)恒定的電壓Vcc。通過控制開關(guān)管的通斷，接收端就可以得到變化的差分電壓。CML使用嵌入式時(shí)鐘和8b/10b編碼，工作電壓比LVDS更高，同時(shí)在發(fā)送和接收芯片里使用均衡技術(shù)，以確保高速、長(zhǎng)距離傳輸時(shí)仍具有很優(yōu)秀的誤碼率。使用CML技術(shù)的JESD204B可支持高達(dá)12.5Gbps的data rate，其最新的C版本甚至可以支持高達(dá)32Gbps data rate。

圖5. CML信號(hào)傳輸方式

那么我們?cè)谠O(shè)計(jì)高速接口芯片時(shí)，到底應(yīng)該使用LVDS還是CML(JESD204)呢？簡(jiǎn)單的原則是，CML速率更高，而LVDS則功耗更低。

圖6. LVDS和CML的選擇

當(dāng)Data Rate低于2Gbps時(shí)，LVDS的應(yīng)用更為廣泛，其功耗更低，抗干擾強(qiáng)，較寬的共模電壓范圍讓互連的要求變得很低。LVDS還有支持多點(diǎn)互連的M-LVDS和B-LVDS標(biāo)準(zhǔn)，可以多節(jié)點(diǎn)互連，應(yīng)用場(chǎng)景非常豐富。當(dāng)Data rate高于3.125Gbps就必須要使用CML了。當(dāng)Data Rate在2G到3.125Gbps之間時(shí)，要綜合考慮功能性，性能，和功耗的平衡。比如說傳輸距離較長(zhǎng)，但信號(hào)品質(zhì)要求又很高的時(shí)候，考慮用CML；傳輸距離較短，要求長(zhǎng)續(xù)航，低功耗的時(shí)候，考慮用LVDS。

JESD204 是什么？

2006年4月，JESD204最初版本發(fā)布。該版本描述了轉(zhuǎn)換器和接收器（通常是FPGA或ASIC）之間數(shù)Gb的串行數(shù)據(jù)鏈路。在 JESD204的最初版本中，串行數(shù)據(jù)鏈路被定義為一個(gè)或多個(gè)轉(zhuǎn)換器和接收器之間的單串行通道。圖7給出了圖形說明。圖中的通道代表 M 轉(zhuǎn)換器和接收器之間的物理接口，該接口由采用電流模式邏輯(CML)驅(qū)動(dòng)器和接收器的差分對(duì)組成。所示鏈路是轉(zhuǎn)換器和接收器之間的串行數(shù)據(jù)鏈路。幀時(shí)鐘同時(shí)路由至轉(zhuǎn)換器和接收器，并為器件間的JESD204鏈路提供時(shí)鐘。

圖7. JESD204最初標(biāo)準(zhǔn)

通道數(shù)據(jù)速率定義為312.5 Mbps與3.125 Gbps之間，源阻抗與負(fù)載阻抗定義為100 Ω ±20%。差分電平定義為標(biāo)稱800 mV峰峰值、共模電平范圍從0.72 V至1.23 V。該鏈路利用8b/10b編碼，采用嵌入式時(shí)鐘，這樣便無需路由額外的時(shí)鐘線路，也無需考慮相關(guān)的高數(shù)據(jù)速率下傳輸?shù)臄?shù)據(jù)與額外的時(shí)鐘信號(hào)對(duì)齊的復(fù)雜性。當(dāng)JESD204標(biāo)準(zhǔn)開始越來越受歡迎時(shí)，人們開始意識(shí)到該標(biāo)準(zhǔn)需要修訂以支持多個(gè)轉(zhuǎn)換器下的多路、對(duì)齊的串行通道，以滿足轉(zhuǎn)換器日益增長(zhǎng)的速度和分辨率。

這種認(rèn)識(shí)促成了JESD204*個(gè)修訂版的發(fā)布，即JESD204A。此修訂版增加了支持多個(gè)轉(zhuǎn)換器下的多路對(duì)齊串行通道的能力。該版本所支持的通道數(shù)據(jù)速率依然為312.5 Mbps至3.125 Gbps，另外還保留了幀時(shí)鐘和電氣接口規(guī)范。增加了對(duì)多路對(duì)齊串行通道的支持，可讓高采樣速率和高分辨率的轉(zhuǎn)換器達(dá)到3.125 Gbps的最高支持?jǐn)?shù)據(jù)速率。圖8以圖形表示JESD204A版本中增加的功能，即支持多通道。

圖8. *版——JESD204A

雖然最初的JESD204標(biāo)準(zhǔn)和修訂后的JESD204A標(biāo)準(zhǔn)在性能上都比老的接口標(biāo)準(zhǔn)要高，它們依然缺少一個(gè)關(guān)鍵因素。這一缺少的因素就是鏈路上串行數(shù)據(jù)的確定延遲。對(duì)于轉(zhuǎn)換器，當(dāng)接收到信號(hào)時(shí)，若要正確重建模擬域采樣信號(hào)，則關(guān)鍵是了解采樣信號(hào)和其數(shù)字表示之間的時(shí)序關(guān)系（雖然這種情況是針對(duì)ADC而言，但DAC的情況類似）。該時(shí)序關(guān)系受轉(zhuǎn)換器的延遲影響，對(duì)于ADC,它定義為輸入信號(hào)采樣邊沿的時(shí)刻直至轉(zhuǎn)換器輸出數(shù)字這段時(shí)間內(nèi)的時(shí)鐘周期數(shù)。類似地，對(duì)于DAC，延遲定義為數(shù)字信號(hào)輸入DAC的時(shí)刻直至模擬輸出開始轉(zhuǎn)變這段時(shí)間內(nèi)的時(shí)鐘周期數(shù)。JESD204及JESD204A標(biāo)準(zhǔn)中沒有定義可確定性設(shè)置轉(zhuǎn)換器延遲和串行數(shù)字輸入/輸出的功能。另外，轉(zhuǎn)換器的速度和分辨率也不斷提升。這些因素導(dǎo)致了該標(biāo)準(zhǔn)的第二個(gè)版本——JESD204B。

2011年7月，第二版本標(biāo)準(zhǔn)發(fā)布，稱為JESD204B，即當(dāng)前版本。修訂后的標(biāo)準(zhǔn)中，其中一個(gè)重要方面就是加入了實(shí)現(xiàn)確定延遲的條款。此外，支持的數(shù)據(jù)速率也提升到12.5 Gbps，并劃分器件的不同速度等級(jí)。此修訂版標(biāo)準(zhǔn)使用器件時(shí)鐘作為主要時(shí)鐘源，而不是像之前版本那樣以幀時(shí)鐘作為主時(shí)鐘源。圖9表示JESD204B版本中的新增功能。

圖9. 第二個(gè)（當(dāng)前）修訂版——JESD204B

在之前的JESD204標(biāo)準(zhǔn)的兩個(gè)版本中，沒有確保通過接口的確定延遲相關(guān)的條款。JESD204B修訂版糾正了這個(gè)問題。通過提供一種機(jī)制，確保兩個(gè)上電周期之間以及鏈路重新同步期間，延遲是可重現(xiàn)和確定性的。其工作機(jī)制之一是：在定義明確的時(shí)刻使用SYNC~輸入信號(hào)，同時(shí)初始化所有通道中轉(zhuǎn)換器最初的通道對(duì)齊序列。另一種機(jī)制是使用SYSREF信號(hào)——一種JESD204B定義的新信號(hào)。SYSREF信號(hào)作為主時(shí)序參考，通過每個(gè)發(fā)射器和接收器的器件時(shí)鐘以及本地多幀時(shí)鐘對(duì)齊所有內(nèi)部分頻器。這有助于確保通過系統(tǒng)的確定延遲。JESD204B規(guī)范定義了三種器件子類：子類0——不支持確定性延遲；子類1——使用SYSREF的確定性延遲；子類2——使用SYNC~的確定性延遲。子類0可與JESD204A鏈路做簡(jiǎn)單對(duì)比。子類1最初針對(duì)工作在500MSPS或以上的轉(zhuǎn)換器，而子類2最初針對(duì)工作在500MSPS以下的轉(zhuǎn)換器。

除了確定延遲，JESD204B支持的通道數(shù)據(jù)速率上升到12.5 Gbps，并將器件劃分為三個(gè)不同的速度等級(jí)：所有三個(gè)速度等級(jí)的源阻抗和負(fù)載阻抗相同，均定義為100 Ω ±20%。*速度等級(jí)與JESD204和JESD204A標(biāo)準(zhǔn)定義的通道數(shù)據(jù)速率相同，即通道數(shù)據(jù)電氣接口最高為3.125 Gbps。JESD204B的第二速度等級(jí)定義了通道數(shù)據(jù)速率最高為6.375 Gbps的電氣接口。該速度等級(jí)將* 速度等級(jí)的最低差分電平從500 mV峰峰值降為400 mV峰峰值。JESD204B的第三速度等級(jí)定義了通道數(shù)據(jù)速率最高為12.5 Gbps 的電氣接口。該速度等級(jí)電氣接口要求的最低差分電平降低至360 mV峰峰值。隨著不同速度等級(jí)的通道數(shù)據(jù)速率的上升，通過降低所需驅(qū)動(dòng)器的壓擺率，使得所需最低差分電平也隨之降低，以便物理實(shí)施更為簡(jiǎn)便。

為提供更多的靈活性，JESD204B版本采用器件時(shí)鐘而非幀時(shí)鐘。在之前的JESD204和JESD204A版本中，幀時(shí)鐘是JESD204系統(tǒng)的*時(shí)間參照。幀時(shí)鐘和轉(zhuǎn)換器采樣時(shí)鐘通常是相同的。這樣就沒有足夠的靈活性，而且要將此同樣的信號(hào)路由給多個(gè)器件，并考慮不同路由路徑之間的偏斜時(shí)，就會(huì)無謂增加系統(tǒng)設(shè)計(jì)的復(fù)雜性。JESD204B中，采用器件時(shí)鐘作為JESD204系統(tǒng)每個(gè)元件的時(shí)間參照。每個(gè)轉(zhuǎn)換器和接收器都獲得時(shí)鐘發(fā)生器電路產(chǎn)生的器件時(shí)鐘，該發(fā)生器電路負(fù)責(zé)從同一個(gè)源產(chǎn)生所有器件時(shí)鐘。這使得系統(tǒng)設(shè)計(jì)更加靈活，但是需要為給定器件指定幀時(shí)鐘和器件時(shí)鐘之間的關(guān)系。

JESD204 為什么要重視它？

就像幾年前LVDS開始取代CMOS成為轉(zhuǎn)換器數(shù)字接口技術(shù)的*，JESD204有望在未來數(shù)年內(nèi)以類似的方式發(fā)展。雖然CMOS技術(shù)目前還在使用中，但已基本被LVDS所取代。轉(zhuǎn)換器的速度和分辨率以及對(duì)更低功耗的要求最終使得CMOS和LVDS將不再適合轉(zhuǎn)換器。隨著CMOS輸出的數(shù)據(jù)速率提高，瞬態(tài)電流也會(huì)增大，導(dǎo)致更高的功耗。雖然LVDS的電流和功耗依然相對(duì)較為平坦，但接口可支持的最高速度受到了限制。這是由于驅(qū)動(dòng)器架構(gòu)以及眾多數(shù)據(jù)線路都必須全部與某個(gè)數(shù)據(jù)時(shí)鐘同步所導(dǎo)致的。圖10顯示一個(gè)雙通道14位ADC的CMOS、LVDS和CML輸出的不同功耗要求。

圖10. CMOS、LVDS和CML驅(qū)動(dòng)器功耗比較

在大約150 MSPS至200 MSPS和14位分辨率時(shí)，就功耗而言，CML輸出驅(qū)動(dòng)器的效率開始占優(yōu)。CML的優(yōu)點(diǎn)是：因?yàn)閿?shù)據(jù)的串行化，所以對(duì)于給定的分辨率，它需要的輸出對(duì)數(shù)少于LVDS和CMOS驅(qū)動(dòng)器。JESD204B接口規(guī)范所說明的CML驅(qū)動(dòng)器還有一個(gè)額外的優(yōu)勢(shì)，因?yàn)楫?dāng)采樣速率提高并提升輸出線路速率時(shí)，該規(guī)范要求降低峰峰值電壓水平。

同樣，針對(duì)給定的轉(zhuǎn)換器分辨率和采樣率，所需的引腳數(shù)目也大為減少。顯示采用200 MSPS轉(zhuǎn)換器的三種不同接口各自的引腳數(shù)目，轉(zhuǎn)換器具有各種通道數(shù)和位分辨率。在CMOS和LVDS輸出中，假定時(shí)鐘對(duì)于各個(gè)通道數(shù)據(jù)同步，使用CML輸出時(shí)，JESD204B數(shù)據(jù)傳輸?shù)淖畲髷?shù)據(jù)速率為4.0 Gbps。從該表中可以發(fā)現(xiàn)，使用CML驅(qū)動(dòng)器的JESD204B優(yōu)勢(shì)十分明顯，引腳數(shù) 大為減少。

隨著轉(zhuǎn)換器速度和分辨率的提高，對(duì)于效率更高的數(shù)字接口的需求也隨之增長(zhǎng)。隨著JESD204串行數(shù)據(jù)接口的發(fā)明，業(yè)界開始意識(shí)到了這點(diǎn)。接口規(guī)范依然在不斷發(fā)展中，以提供更優(yōu)秀、更快速的方法將數(shù)據(jù)在ADC DAC轉(zhuǎn)換器和FPGA（或ASIC）之間傳輸。

JESD204B 優(yōu)勢(shì)

包括更簡(jiǎn)單的布局以及更少的引腳數(shù)。因此它能獲得工程師的青睞和關(guān)注也就不足為奇了，它具備如下系統(tǒng)級(jí)優(yōu)勢(shì)：更小的封裝尺寸與更低的封裝成本：JESD204B 不僅采用 8b10b 編碼技術(shù)串行打包數(shù)據(jù)，而且還有助于支持高達(dá) 12.5Gbps 的數(shù)據(jù)速率。這可顯著減少數(shù)據(jù)轉(zhuǎn)換器和 FPGA 上所需的引腳數(shù)，從而可幫助縮小封裝尺寸，降低封裝成本；簡(jiǎn)化的 PCB 布局與布線：更少的引腳數(shù)可顯著簡(jiǎn)化 PCB 布局與布線，因?yàn)?/span>電路板上的路徑更少 …

免責(zé)聲明：本文采摘自“大印藍(lán)海科技”，本文僅代表作者個(gè)人觀點(diǎn)，不代表薩科微及行業(yè)觀點(diǎn)，只為轉(zhuǎn)載與分享，支持保護(hù)知識(shí)產(chǎn)權(quán)，轉(zhuǎn)載請(qǐng)注明原出處及作者，如有侵權(quán)請(qǐng)聯(lián)系我們刪除。

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